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堆叠式封装层叠PoP
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PoP层叠封装技术是将两个或更多元件，以垂直堆叠或是背部搭载的方式，在底层(基础)封装中整合高密度的数位或混合讯号逻辑元件，在顶层(堆叠的)封装中整合高密度或组合记忆体。POP可允许超过两个以上的封装元件垂直堆叠，是一种成本最低的3D封装解决方案。PoP层叠封装比传统并排排列方式占用更少的印刷电路板(PCB)空间并简化电路板设计，可透过记忆体与逻辑电路的直接连线改善频率效能表现。

元器件内芯片的堆叠大部分是采用金线键合的方式( Wire Bonding), 堆叠层数可以从2 层到8 层。STMICRO 声称迄今厚度达40 微米的芯片可以从两个堆叠到八个(SRAM, flash, DRAM)，40 微米的芯片堆叠8 个总厚度为1.6mm，堆叠两个厚度为0.8mm。

器件内置器件(PiP, Package in Package), 封装内芯片通过金线键合堆叠到基板上,同样的堆叠通过金线再将两个堆叠之间的基板键合,然后整个封装成一个元件便是PiP(器件内置器件)。PiP 封装的外形高度较低，可以采用标准的SMT 电路板装配工艺，单个器件的装配成本较低。但由于在封装之前单个芯片不可以单独测试，所以总成本会高(封装良率问题)，而且事先需要确定存储器结构，器件只能由设计服务公司决定，没有终端使用者选择的自由。

元件堆叠装配(PoP, Package on Package), 在底部元器件上面再放置元器件，逻辑+存储通常为2到4 层，存储型PoP 可达8 层。外形高度会稍微高些，但是装配前各个器件可以单独测试，保障了更高的良品率，总的堆叠装配成本可降至最低。器件的组合可以由终端使用者自由选择， 对于3G 移动电话，数码相机等这是优选装配方案。

建构和采用PoP的驱动力

既然具有成本效益、微型化的逻辑+记忆体整合是采纳PoP的推动力，那么理解影响尺寸和安装高度的设计规则就是设计流程中关键的第一步。对于新的基频元件或应用处理器来说，目前的PoP应用代表了技术领先或高性能的行动多媒体产品。针对传统线打线装配技术而设计元件采用的是标准精细间距BGA(FBGA)或SCSP封装，因此需要采用在线打线底层封装上可堆叠甚薄FBGA的技术来扩大与PoP应用相关的记忆体架构范围。以横跨方式安装的BGA封装堆叠构造可降低整体堆叠高度，并能充分利用现有的装配技术和新兴的SMT堆叠技术。

在行动电话中使用的第一个PoP是在OEM厂商、逻辑和记忆体供应商的通力合作下开发完成的，它解决了影响高密度逻辑+记忆体整合的复杂技术和逻辑问题。由于OEM厂商的最终产品组件中的封装堆叠技术成功解决了高密度整合问题，因此PoP可提供最佳的成本，并消除堆叠晶片装配和测试元件流程中固有的良率下降、测试复杂性和冗馀堆叠问题。由于OEM厂商拥有封装堆叠制程，而PoP又允许他们目前的逻辑和元件供应商使用其现有的装配/测试基础架构和流程，因此OEM厂商可最佳化他们的成本，保证来源的灵活。

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Package On Package (PoP)