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| 介电常数 |
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介电常数,介质在外加电场时会产生感应电荷而削弱电场，介质中的电场减小与原外加电场(真空中)的比值即为相对介电常数(relative permittivity或dielectric constant)，又称诱电率，与频率相关。介电常数是相对介电常数与真空中绝对介电常数乘积。如果有高介电常数的材料放在电场中，电场的强度会在电介质内有可观的下降。理想导体的相对介电常数为无穷大。
简介
相对介电常数εr可以用静电场用如下方式测量:首先在两块极板之间为真空的时候测试电容器的电容C0。然后，用同样的电容极板间距离但在极板间加入电介质后测得电容Cx。然后相对介电常数可以用下式计算
εr=Cx/C0
在标准大气压下，不含二氧化碳的干燥空气的相对电容率εr=1.00053.因此，用这种电极构形在空气中的电容Ca来代替C0来测量相对电容率εr时，也有足够的准确度。(参考GB/T 1409-2006)
对于时变电磁场，物质的介电常数和频率相关，通常称为介电系数。
评价
近十年来，半导体工业界对低介电常数材料的研究日益增多，材料的种类也五花八门。然而这些低介电常数材料能够在集成电路生产工艺中应用的速度却远没有人们想象的那么快。其主要
原因是许多低介电常数材料并不能满足集成电路工艺应用的要求。图2是不同时期半导体工业界预计低介电常数材料在集成电路工艺中应用的前景预测。
早在1997年，人们就认为在2003年，集成电路工艺中将使用的绝缘材料的介电常数(k值)将达到1.5。然而随着时间的推移，这种乐观的估计被不断更新。到2003年，国际半导体技术规划(ITRS 2003[7])给出低介电常数材料在集成电路未来几年的应用，其介电常数范围已经变成2.7~3.1。
造成人们的预计与现实如此大差异的原因是，在集成电路工艺中，低介电常数材料必须满足诸多条件，例如:足够的机械强度(MECHANICAL strength)以支撑多层连线的架构、高杨氏系数(Young's modulus)、高击穿电压(breakdown voltage>4MV/cm)、低漏电(leakage current<10-9 at 1MV/cm)、高热稳定性(thermal stability >450oC)、良好的粘合强度(adhesion strength)、低吸水性(low moisture uptake)、低薄膜应力(low film stress)、高平坦化能力(planarization)、低热涨系数(coefficient of thermal expansion)以及与化学机械抛光工艺的兼容性(compatibility with CMP process)等等。能够满足上述特性的完美的低介电常数材料并不容易获得。例如，薄膜的介电常数与热传导系数往往就呈反比关系。因此，低介电常数材料本身的特性就直接影响到工艺集成的难易度。
目前在超大规模集成电路制造商中，TSMC、 Motorola、AMD以及NEC等许多公司为了开发90nm及其以下技术的研究，先后选用了应用材料公司(Applied Materials)的Black Diamond 作为低介电常数材料。该材料采用PE-CVD技术[8] ，与现有集成电路生产工艺完全融合，并且引入BLOk薄膜作为低介电常数材料与金属间的隔离层，很好的解决了上述提及的诸多问题，是目前已经用于集成电路商业化生产为数不多的低介电常数材料之一。[1]