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| Cl設置 |
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CL(CAS Latency):為CAS的延遲時間，這是縱向地址脈衝的反應時間，也是在一定頻率下衡量支持不同規範的內存的重要標誌之一。內存負責向CPU提供運算所需的原始數據，而目前CPU運行速度超過內存數據傳輸速度很多，因此很多情況下CPU都需要等待內存提供數據，這就是常說的"CPU等待時間"。內存傳輸速度越慢，CPU等待時間就會越長，系統整體性能受到的影響就越大。因此，快速的內存是有效提升CPU效率和整機性能的關鍵之一。
簡介
在實際工作時，無論什麼類型的內存，在數據被傳輸之前，傳送方必須花費一定時間去等待傳輸請求的響應，通俗點說就是傳輸前傳輸雙方必須要進行必要的通信，而這種就會造成傳輸的一定延遲時間。CL設置一定程度上反映出了該內存在CPU接到讀取內存數據的指令後，到正式開始讀取數據所需的等待時間。不難看出同頻率的內存，CL設置低的更具有速度優勢。上面只是給大家建立一個基本的CL概念，而實際上內存延遲的基本因素絕對不止這些。內存延遲時間有個專門的術語叫"Latency"。要形象的了解延遲，我們不妨把內存當成一個存儲着數據的數組，或者一個EXCEL表格，要確定每個數據的位置，每個數據都是以行和列編排序號來標示，在確定了行、列序號之後該數據就唯一了。內存工作時，在要讀取或寫入某數據，內存控制芯片會先把數據的列地址傳送過去，這個RAS信號(Row Address Strobe，行地址信號)就被激活，而在轉化到行數據前，需要經過幾個執行周期，然後接下來CAS信號(Column Address Strobe，列地址信號)被激活。在RAS信號和CAS信號之間的幾個執行周期就是RAS-to-CAS延遲時間。在CAS信號被執行之後同樣也需要幾個執行周期。此執行周期在使用標準PC133的SDRAM大約是2到3個周期;而DDR RAM則是4到5個周期。在DDR中，真正的CAS延遲時間則是2到2.5個執行周期。RAS-to-CAS的時間則視技術而定，大約是5到7個周期，這也是延遲的基本因素。
評價
CL設置較低的內存具備更高的優勢，這可以從總的延遲時間來表現。內存總的延遲時間有一個計算公式，總延遲時間=系統時鐘周期×CL模式數+存取時間(tAC)。首先來了解一下存取時間(tAC)的概念，tAC是Access Time from CLK的縮寫，是指最大CAS延遲時的最大數輸入時鐘，是以納秒為單位的，與內存時鐘周期是完全不同的概念，雖然都是以納秒為單位。存取時間(tAC)代表着讀取、寫入的時間，而時鐘頻率則代表內存的速度。[1]