變更

因此可以说Core微架构是Intel在Yonah微架构基础之上改进而来的下一代微架构，采取共享式二级缓存设计，2个核心共享4MB或2MB的 二级缓存，其内核采用高效的14级有效流水线设计，每个核心都内建32KB一级指令缓存与32KB一级数据缓存，而且2个核心的一级数据缓存之间 可以直接传输数据。每个核心内建4组指令解码单元，支持微指令融合与宏指令融合技术，每个时钟周期最多可以解码5条X86指令，并拥有改进 的分支预测功能。每个核心内建5个执行单元，执行资源庞大。采用新的内存相关性预测技术。加入对EM64T与SSE4指令集的支持，支持增强的 电源管理功能，支持硬件虚拟化技术和硬件防病毒功能，内建数字温度传感器，还可提供功率报告和温度报告等，配合系统实现动态的功耗控 制和[[散热]]控制。<ref>[https://baike.baidu.com/reference/757860/1067RJdLe8f5fhzJhp-xGRdyBd178vQgibEDvxIl7PLuvxs6eK4br_Zc6O3Tl79B7utlaR99EClz8PQ-hqS0LK5QhA--zoPqjIji Core微架构]百度</ref>

=='''参考文献'''==